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Altera 公司 Cyclone II III IV 系列FPGA比较

Altera 公司 Cyclone II Cyclone III Cyclone IV 系列FPGA比较
参数 Cyclone II Cyclone III Cyclone IV
每逻辑单元成本 成本比Cyclone FPGA 低 30% 成本比 Cyclone II FPGA 低 20% 成本比 Cyclone III FPGA 低 20%
功耗 比Cyclone FPGA 低 30% 比 Cyclone II FPGA 低 20% 比 Cyclone III FPGA 低 20%
工艺技术 90-nm Low-K 绝缘工艺 300-mm 晶片 65-nm TSMC低功耗工艺 Low-K 绝缘工艺 300-mm 晶片 45-nm Low-K 绝缘工艺 300-mm 晶片
内核电压 1.2V 1.2V 1.0V or 1.2V
I/O电压 1.5 V
1.8 V
2.5 V
3.3 V
1.5 V
1.8 V
2.5 V
3.3 V
1.5 V
1.8 V
2.5 V
3.3 V
逻辑密度 4608 至 68416 逻辑单元 (LE) 5320 至 119088 LE 6272 至 119088 LE
I/O引脚数量 85 至 622 65 至 534 79 至 528
嵌入式存储器 M4K RAM 模块1.1 Mbits 片内存储器216-MHz 的性能 M9K RAM 模块4 Mbits 片内存储器260-MHz 的性能 M9K RAM 模块4 Mbits 片内存储器260-MHz 的性能
外部存储器接口支持 SDR
DDR
DDR2
QDRII
167-MHz DDR2
SDR
DDR
DDR2
QDRII
200-MHz DDR2
SDR
DDR
DDR2
QDRII
200-MHz DDR2
数字信号处理(DSP) 18 x 18 乘法器高达 150 个 18 x 18 乘法器高达 288 个 18 x 18 乘法器高达 266 个
PLL 每器件 2 至 4 个 PLL , PLL 输出高达 12 个 每器件 2 至 4 个 PLL , PLL 输出高达 20 个.PLL 可以级联PLL 动态可配置 每器件 2 至 4 个 PLL , PLL 输出高达 20 个.PLL 可以级联PLL 动态可配置
时钟网络 每器件 16 个专用全局时钟 (GCLK) 和 20 个双用途时钟 20 个专用全局时钟 20 个专用全局时钟
I/O标准支持 LVDS
mini-LVDS
LVPECL
RSDS
SSTL
HSTL
PCI
PCI-X
LVTTL
LVCMOS
LVDS
RSDS
SSTL
PCI
LVTTL
LVCMOS
所有块支持所有标准
专用 LVDS 输出缓冲
LVDS TX 840 Mbps
LVDS RX 875 Mbps
LVDS
RSDS
SSTL
PCI
LVTTL
LVCMOS
所有块支持所有标准
专用LVDS输出缓冲
LVDS TX 840 Mbps
LVDS RX 875 Mbps
Nios II 嵌入式处理器支持 YES YES YES
封装 144 引脚 TQFP
208 引脚 PQFP
240 引脚 PQFP
256 引脚 FineLine BGA
484 引脚 Ultra FineLine BGA
484 引脚 FineLine BGA
672 引脚 FineLine BGA
896 引脚 FineLine BGA
144 引脚 EQFP
240 引脚 PQFP
256 引脚 1 mm 间距 FBGA
324 引脚 1 mm 间距 FBGA
484 引脚 1 mm 间距 FBGA
780 引脚 1 mm 间距 FBGA
256 引脚 .8 mm 间距 UBGA
484 引脚 .8 mm 间距 UBGA
144 引脚 EQFP
240 引脚 PQFP
256 引脚 1 mm 间距 FBGA
324 引脚 1 mm 间距 FBGA
484 引脚 1 mm 间距 FBGA
780 引脚 1 mm 间距 FBGA
256 引脚 .8 mm 间距 UBGA
484 引脚 .8 mm 间距 UBGA